Не подошло решение или нужна уникальная работа, оставляй бесплатную заявку и получай расчет на почту!
Данная работа не уникальна. Ее можно использовать, как базу для подготовки к вашему проекту.

Контрольная работа

по дисциплине: «Компьютерные технологии и САПР цифровых устройств »

на тему

Архитектура и тенденции развития логических ресурсов ПЛИС Xilinx семейства Spartan

Выполнил

Шекель

ВВЕДЕНИЕ

Микросхемы ПЛМ, ПМЛ и БМК, положили начало двум основным ветвям дальнейшего развития логических схем с программируемой и репрограммируемой структурами (рис.I). Продолжением линии ПМЛ стали БИС/СБИС CPLD (Complex Programmable Logic Devices), а линии БМК — FPGA (Field Programmable Gate Arrays). Стремление объединить достоинства обеих линий привело к созданию БИС/СБИС смешанной (комбинированной) архитектуры. Рост уровня интеграции дал возможность размешать на кристалле схемы, сложность которых соответствует целым системам. Эти схемы именуются SOC (Systems On Chip).

логический схема spartan xilinx

Рисунок I – Взаимосвязь поколений программируемой логики

В настоящее время компания «Xilinx» выпускает два семейства ПЛИС типа CPLD:

– XC9500;

– CoolRunner.

И пять семейств ПЛИС типа FPGA:-

– Spartan;

– Virtex;

– Kintex;

– Artix;

– Zynq.

В данной работе дается краткий обзор всех указанных семейств и детальный обзор архитектур и характеристик серий семейства Spartan.

1. ОБЗОР ОСНОВНЫХ СЕМЕЙСТВ ПЛИС ФИРМЫ XILINX

1.1 ПЛИС CPLD

1.1.1 Семейство XC9500

ХС9500 — ПЛИС типа CPLD на основе Fast FLASH технологии. Семейство ХС9500 в составе серий ХС9500, XC9500XL (3.3 В), XC9500XV (2.5 В) предоставляет разработчику уникальное сочетание высокой производительности, гибкости, широкого ряда системных особенностей, возможности программирования непосредственно в системе и низкой стоимости. Основное предназначение ПЛИС семейства — небольшие проекты объемом до 6400 системных вентилей.

Микросхемы этого типа могут быть использованы для создания нестандартных АЛУ, дешифраторов, мультиплексоров и т.д., т.е. таких устройств, где требуется логические функции многих переменных и небольшое количество триггеров.

МС семейства XC9500 могут использоваться в крупносерийной аппаратуре, а также в системах, где требуется перепрограммирование “на ходу”.

Данная работа не уникальна. Ее можно использовать, как базу для подготовки к вашему проекту.

Для программирования МС семейства XC9500 не требуется программатор – перепрограммирование осуществляется сигналами от элементов с напряжением питания 5 В через специальные выводы МС (JTAG-порт) в той же системе, где и применяется данная ПЛИС. Минимальное число циклов перепрограммирования МС превышает 10000. Записанная конфигурация может сохранятся более 20- ти лет.

В состав семейства XC9500 входят шесть МС, емкостью от 36 до 288 макроячеек (от 800 до 6 400 вентилей, соответственно) в различных корпусах. Все МС семейства XC9500 совместимы по контактам, что обеспечивает возможность легкого перехода от одной МС к другой в том же корпусе.

Основные особенности семейства XC9500:

· Технология производства: 0.5мкм кМОП Fast Flash.

· Системная частота: до 125МГц.

· Задержка распространения сигнала от входа до выхода: до 5нс.

· Диапазон ёмкости от 36 до 288 макроячеек (от 800 до 6400 эквивалентных логических вентилей).

· Перепрограммируются непосредственно в системе.

· 10 000 циклов перепрограммирования.

· 20 лет хранения конфигурации.

· Возможности закрепления выводов перед трассировкой.

· Управление задержкой сигнала по любому из выходов.

· Возможность защиты схемы от копирования.

· Мощный выход – 24 мА.

· Совместимость с 3,3 В или 5 В логикой по вводу-выводу.

· Совместимость с интерфейсом PCI ( для микросхем с быстродействием -5, -7, -10).

· Полная поддержка периферийного сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).

· Поддержка проектирования программным обеспечением Xilinx Alliance Series, Xilinx Foundation Series, WebFitter и WebPack

1.1.2 Семейство CoolRunner

CoolRunner — значительно удешевленное семейство CPLD. Микросхемы семейства CoolRunner предназначены для использования в системах с низким потреблением тока, которые включают мобильные, карманные и чувствительные к энергопотреблению приложения. Каждый кристалл семейства CoolRunner производится с использованием технологии FZP (Fast Zero Power). Технология FZP позволяет производить кристаллы с задержкой распространения «контакт-контакт» до 5 не, и потреблением менее 100 мкА в статике, без использования дополнительных схем перевода в малое потребление. Такое низкое потребление (более чем в 100 раз меньше, чем у микросхем CPLD других производителей) обусловлено применением методики, основанной полностью на КМОП-транзисторах. В отличие от всех других CPLD, где используются методы усилителя считывания для реализации логических произведений (которые применяются со времен биполярных технологий), в CoolRunner применяются каскадные цепи КМОП-вентилей. Потребление тока в динамике для микросхем также значительно ниже (в 3.. .4 раза), чем всех остальных ПЛИС с архитектурой CPLD. Разработка конфигурации кристалла семейства CoolRunner осуществляется с помощью пакета программного обеспечения WebPACK. Пакет включает в себя программы схемного и текстового (Abel, VHDL) ввода, программу верификации, трассировки и программирования. Разработка осуществляется на ПК или рабочей станции.

Технические характеристики:

· Самое быстрое семейство CPLD с низким энергопотреблением.

· Потребление электроэнергии в статическом режиме менее 100 мкА.

· Емкость от 32 до 512 макро ячеек.

· Технология производства 0.18 микрон CMOS CPLD.

· Оптимизированная архитектура для эффективного логического синтеза.

· Поддержка стандартов ввода/вывода 1.5, 1.8, 2.5 и 3.3В.

· Высокоскоростное программирование в системе с напряжением питания 1.8В по стандарту IEEE 1532 (JTAG).

· Конфигурирование «налету» (On The Fly Configuration).

· Полная поддержка сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).

· Установка на входных цепях ввода триггера Шмидта.

· Гибкая система синхронизации: возможность применения триггеров, тактируемых фронтом и спадом сигнала синхронизации; делитель тактового сигнала с коэффициентом 2, 4, 6, 8, 10, 12, 14 и 16; методика Cool Clock.

· Защита системы от копирования.

· Наличие сигнала тактирования в каждой макро ячейке.

· Асинхронное тактирование элементов устройства с использованием тактовых сигналов, формируемых внутри логического блока, и четырех глобальных тактовых сигналов, поступающих с выводов кристалла.

· Широкий выбор различных корпусов (BGA, TQFP, PQFP, PLCC).

· 1000 циклов перепрограммирования.

· 20 лет хранения конфигурации.

1.2 ПЛИС FPGA

1.2.1 Семейство Spartan

Spartan — 5-В серия ПЛИС, по архитектуре схожая с семейством ХС4000. Серия Spartan выступает как альтернатива по стоимости заказным СБИС при высоких объемах производства. Построенная на основе архитектуры семейства ХС4000 и охватывающая до 40 тыс. вентилей, серия имеет высокую производительность, накристальное ОЗУ, широкий набор специализированных библиотек проектирования (так называемых логических ядер) и, что особенно важно, крайне низкую стоимость (до 20% от стоимости кристаллов серии ХС4000Е). Рекомендуется использовать для высокоскоростных недорогих проектов с логическим объемом до 40 тыс. вентилей. В следующих главах это это семейство будет подробно рассмотрено.

1.2.2 Семейство Virtex

Семейство FPGA Virtex позволяет реализовать высокопроизводительные, большой ёмкости, цифровые устройства на одном кристалле. Резкое увеличение эффективности реализаций достигнуто благодаря новой архитектуре, более эффективной для размещения и трассир

Часть работы скрыты для сохранения уникальности. Зарегистрируйся и получи фрагменты + бесплатный расчет стоимости выполнения уникальной работ на почту.

овки элементов, а также производству кристаллов на основе 0.22 микронного процесса с 5-ю слоями металлизации. Всё это позволяет использовать кристаллы Virtex как альтернативу масочно-программируемым вентильным матрицам. В состав семейства Virtex входят девять микросхем, отличающихся логической ёмкостью.

Созданное на основе опыта, приобретённого при разработках предыдущих серий FPGA, семейство Virtex является революционным шагом вперед, определяющим новые стандарты в производстве программируемой логики. Сочетая большое разнообразие новых системных свойств, иерархию высокоскоростных и гибких трассировочных ресурсов с передовой технологией изготовления “кремния”, семейство Virtex предоставляет разработчику широкие возможности реализации быстродействующих, большой логической ёмкости цифровых устройств, при значительном снижении времени разработки.

1.2.3 Семейство Kintex

Kintex — это абсолютно новое семейство ПЛИС седьмого поколения позволяющее достичь максимальных показателей цена/производительность. ПЛИС Kintex предназначены для реализации высокопроизводительной логики, цифровой обработки сигналов и последовательных интерфейсов при снижении стоимости на 50% по сравнению с предыдущим семейством.

Особенности семейства Kintex:

· уменьшенное энергопотребление;

· возможность обработки аналоговых сигналов (технология Agile Mixed Signal);

· максимальная скорость передачи 12.5 Гбит/сек;

· общий объем памяти до 34.4 Мбит;

· BGA-корпуса;

· идеальны для построения телекоммуникационных систем (LTE, WiMax, ВОЛС), обработки видео, медицинской техники.

1.2.4 Семейство Artix

Семейство Artix-7 является правопреемником Spartan-6 и обладает по сравнению с ним целым рядом преимуществ, а именно, вдвое меньшее энергопотребление и тридцати процентное увеличение производительности.

Особенности семейства Artix-7:

· оптимизировано для массового производства недорогой продукции;

· возможность обработки аналоговых сигналов (технология Agile Mixed Signal);

· максимальная скорость передачи 6.6 Гбит/сек;

· встроенные блоки DSP48E1 и PCI Express;

· BGA-корпуса;

· идеальны для построения портативных устройств.

Области применения Artix – это цифровые телевизионные приставки, автомобильная электроника, медицинская техника, системы промышленного контроля.

1.2.5 Семейство Zynq

Расширяемая процессорная платформа Zynq открывает абсолютно новый класс изделий от компании Xilinx. Zynq – это ПЛИС с встроенным аппаратным ядром ARM. Подобная комбинация открывает широкие возможности как для разработчиков аппаратного обеспечения на ПЛИС, так и для разработчиков программного обеспечения на ARM. За счет ресурсов ПЛИС обеспечивается лучшая производительность, а наличие аппаратного процессорного ядра ARM позволяет делать разработки более гибкими и универсальными.

Предварительные технические характеристики:

· процессорное ядро Dual ARM Cortex-A9 MP Core;

· тактовая частота 800МГц;

· кэш первого уровня 32КБ команд и 32КБ данных;

· кэш второго уровня 512КБ;

· кристалл ПЛИС Artix или Virtex;

· количество логических ячеек до 235 000;

· максимальная производительность DSP до 912 GMACS;

· встроенный аппаратный блок обработки аналоговых сигналов (AMS).

Серия Zynq будет насчитывать четыре кристалла различной конфигурации в BGA корпусах. Поставка первых инженерных образцов начнется ориентировочно в начале 2012 года, позиционировать платформу Zynq на рынке планируется в бюджетном и среднем ценовых сегментах.

2. СЕМЕЙСТВО ПЛИС SPARTAN

2.1 Серия Spartan/Spartan XL

Серии Spartan и Spartan XL высокопроизводительные решения, отвечающие всем требованиям для замены заказных микросхем ASIC с количеством вентилей до 40 000. Эти требования включают высокую производительность, встроенную RAM, различные ядра и цены сопоставимые с ASIC.

Серия Spartan/Spartan XL основана на повторяющейся гибкой архитектуре из КЛБ (CLB), соединенных связующими каналами (Routing Channels) и окруженных по периметру программируемыми БВВ (IOB), как показано на рис. 2.1.1.

Рисунок 2.1.1 – Архитектура Spartan/Spartan XL

Устройство настраивается путем загрузки конфигурационных данных во внутренние ячейки памяти. Перепрограммирование может осуществляться бесконечное число раз. Значения, хранящиеся в ячейках памяти, определяют логические функции и соединения. ПЛИС может считывать конфигурационные данные из внешнего PROM или данные могут быть переданы в ПЛИС внешним устройством.

Основные особенности семейства SpartanXL аналогичные свойствам семейства Spartan:

· Программируемые пользователем логические интегральные схемы, рекомендуемые для замены ASIC (applications specific integrated circuit – специализированная интегральная схема)

· Объём логики от 5 000 системных вентилей до 40 000

· Накристальная память с возможностью реализации синхронного и двухпортового ОЗУ

· Полная совместимость по вводу-выводу с PCI

· Встроенная логика быстрого переноса

· Иерархия программируемых линий коммутации

· Внутренние шины с тремя состояниями

· 8 глобальных тактовых линий с низкой задержкой распространения

· Возможность тестирования по JTAG интерфейсу

· Программируемые входные pull-up и pull-down резисторы

· Неограниченное число циклов загрузки конфигурации

· Выпускаются в коммерческом и индустриальном исполнении

· Поддержка проектирования программным обеспечением Xilinx Alliance Series и Xilinx Foundation Series

Дополнительные свойства

· Технология производства: 0.35мкм SRAM кМОП с 5-ти слойной металлизацией

· Напряжение питания: 3,3В

· Совместимость с 5В логикой по вводу-выводу

· Режим малого (менее 100мкА) потребления

· Большее быстродействие

· Более быстрая логика переноса

· Программируемый ток вывода 12 или 24мА

· 3В PCI совместимость

· Дополнительный режим конфигурации: Express Mode

Таблица 2.1.1 – Состав семейства Spartan XL

Наименование

XCS05XL

XCS10XL

XCS20XL

XCS30XL

XCS40XL

Системных вентилей

2K-5K

3K-10K

7K-20K

10K-30K

13K-40K

Логических ячеек

238

466

950

1 368

1 862

Логических вентилей

3 000

5 000

10 000

13 000

20 000

Матрица КЛБ

10×10

14×14

20×20

24×24

28×28

Триггеров

360

616

1 120

1 536

2 016

Max RAM bits

3 200

6 272

12 800

18 432

25 088

Максимум пользовательских блоков ввода-вывода

77

112

160

192

224

2.2 Серия Spartan II

Серия Spartan II предоставляет высокую производительность, обилие логических ресурсов и богатый набор встроенных дополнений. Объем логики может составлять от 5000 до 200 000 системных вентилей.

Серия Spartan II основана на повторяющейся гибкой архитектуре из КЛБ (CLB), окруженных по периметру программируемыми БВВ (IOB). Так же имеются 4 встроенных модуля автоподстройки задержек (DLL) и 2 блока RAM (рис. 2.2.1). Все элементы связаны между собой связующими каналами (Routing Channels).

Рисунок 2.2.1 – Архитектура Spartan II

Устройство настраивается путем загрузки конфигурационных данных во внутренние ячейки памяти. Перепрограммирование может осуществляться бесконечное число раз. Значения, хранящиеся в ячейках памяти, определяют логические функции и соединения. ПЛИС может считывать конфигурационные данные из внешнего PROM или данные могут быть переданы в ПЛИС внешним устройством.

Основные особенности семейства Spartan-II:

· высокопроизводительные, программируемые пользователем логические интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays):

o емкость от 15 до 200 тыс. системных вентилей;

o системная производительность до 200 МГц;

o совместимость с шиной PCI 66 МГц;

o поддержка функции «горячей замены» для Compact PCI;

o поддержка большинства стандартов ввода-вывода (технология SelectIO™) – 16 высокопроизводительных стандартов ввода-вывода;

o прямое подключение к ZBTRAM-устройствам;

o недорогие корпуса;

o совместимость по выводам кристаллов разной ёмкости в одинаковых корпусах;

· встроенные цепи управления тактированием:

o 4 встроенных модуля автоподстройки задержек (DLL – delay-locked loop) для расширенного управления тактовыми сигналами как внутри ПЛИС, так и всего устройства;

o 4 глобальные сети распределения тактовых сигналов с малыми разбегами фронтов плюс 24 локальные тактовые сети;

· иерархическая система элементов памяти:

o на базе 4-х входовых таблиц преобразования (4-LUT – Look-Up Table) конфигурируемых либо как 16-битовое ОЗУ, либо как 16-битовый сдвиговый регистр;

o встроенная блочная память, каждый блок конфигурируется как синхронное двухпортовое ОЗУ ёмкостью 4 кбит;

o быстрые интерфейсы к внешнему высокопроизводительному ОЗУ;

· проектирование осуществляется пакетом программного обеспечения ISE (Integrated Software Environment), работающим на ПК или рабочей станции:

o ISE WebPack (бесплатная конфигурация пакета);

o ISE BaseX;

o ISE Foundation;

o ISE Alliance;

· конфигурационный файл хранится во внешнем ПЗУ и загружается в ПЛИС после включения питания автоматически или принудительно:

o неограниченное число циклов загрузки;

o 4 режима загрузки;

· производятся по гибридной технологии 0,18-мкм/0,22-мкм КМОП-технологии с 6-слойной металлизацией на основе статического ОЗУ (SRAM).

Таблица 2.2.1 – Состав семейства Spartan II

Наименование

XC2S15

XC2S30

XC2S50

XC2S100

XC2S150

XC2S200

Логические ячейки

432

972

1 728

2 700

3 888

5 282

Системные вентили

15 000

30 000

50 000

100 000

150 000

200 000

Матрица КЛБ

8×12

12×18

16×24

20×30

24×36

28×42

Блочная ОЗУ, бит

16 384

24 576

32 768

40 960

49 152

57 344

Макс. число пользовательских контактов

86

132

176

196

260

284

2.3 Серия Spartan IIE

Серия Spartan IIE предоставляет высокую производительность, обилие логических ресурсов и богатый набор встроенных дополнений. Объем логики может составлять от 50000 до 600 000 системных вентилей.

Серия Spartan II основана на повторяющейся гибкой архитектуре из КЛБ (CLB), окруженных по периметру программируемыми БВВ (IOB). Так же имеются 4 встроенных модуля автоподстройки задержек (DLL) и 2 блока RAM. XC2S400E имеет 4 блока RAM, а XC2S600E – 6 блоков RAM. (рис. 2.3.1). Все элементы связаны между собой связующими каналами (Routing Channels).

Рисунок 2.3.1 – Архитектура Spartan IIE

Устройство настраивается путем загрузки конфигурационных данных во внутренние ячейки памяти. Перепрограммирование может осуществляться бесконечное число раз. Значения, хранящиеся в ячейках памяти, определяют логические функции и соединения. ПЛИС может считывать конфигурационные данные из внешнего PROM или данные могут быть переданы в ПЛИС внешним устройством.

Основные особенности семейства Spartan-IIE:

· второе поколение ПЛИС, способных заменить ASIC:

o емкость достигает 15 552 логических ячеек и 600 000 системных вентилей;

o свойства, основанные на архитектуре Virtex-E;

o неограниченное перепрограммирование в системе;

o низкая стоимость;

· иерархическая система элементов памяти:

o на базе 4-х входовых таблиц преобразования (4-LUT – Look-Up Table) конфигурируемых либо как 16-битовое ОЗУ, либо как 16-битовый сдвиговый регистр;

o встроенная блочная память, каждый блок конфигурируется как синхронное двухпортовое ОЗУ ёмкостью 4 кбит;

o быстрые интерфейсы к внешнему высокопроизводительному ОЗУ;

· полная совместимость с 3,3 В шиной PCI, 66 МГц, 64 бита;

· сегментированная архитектура линий связи;

· специальная логика ускоренного переноса для высокоскоростных арифметических операций;

· специальная поддержка умножителей;

· каскадируемые цепочки для функций с большим количеством входов;

· многочисленные регистры/защелки с разрешением тактирования и синхронные/асинхронные цепи установки и сброса;

· 4 встроенных модуля автоподстройки задержек (DLL – delay-locked loop) для расширенного управления тактовыми сигналами как внутри ПЛИС, так и всего устройства;

· 4 глобальные сети распределения тактовых сигналов с малыми разбегами фронтов плюс 24 локальные тактовые сети;

· логика периферийного сканирования в соответствии со стандартом IEEE 1149.1;

· совместимость по выводам кристаллов разной ёмкости в одинаковых корпусах;

· до 205 дифференциальных пар ввода-вывода, которые могут быть входными, выходными или двунаправленными;

· проектирование осуществляется пакетом программного обеспечения ISE (Integrated Software Environment), работающими на ПК или рабочей станции:

o полностью автоматизированное проектирование, размещение и трассировка;

o обширная IP-библиотека, включающая в себя функции DSP и программируемого процессора.

Таблица 2.2.1 – Состав семейства Spartan IIE

Наименование

XC2S50E

XC2S100E

XC2S150E

XC2S200E

XC2S300E

XC2S400E

XC2S600E

Логические ячейки

1 728

2 700

3 888

5 292

6 912

10 800

15 552

Системные вентили

50 000

100 000

150 000

200 000

300 000

400 000

600 000

Матрица КЛБ

16×24

20×30

24×36

28×42

32×48

40×60

48×72

Блочная ОЗУ, кбит

32

40

48

56

64

160

288

Макс. число пользова-тельских выводов

182

202

265

289

329

410

514

Дифферен-циальные пары ввода-вывода,

83

86

114

120

120

172

205

2.4 Серия Spartan 3

Серия Spartan 3 специально разработана для применения в недорогих производительных устройствах. Объем логики может составлять от 50000 до 5 000 000 системных вентилей. Серия Spartan 3 основана на ранней серии Spartan IIE с увеличенным количеством логических ресурсов, объемом встроенной RAM, общего количества БВВ, производительности и улучшенным управлением тактированием.

Архитектура серии Spartan 3 строится на 5 фундаментальных элементах:

– КЛБ (CLB), содержащие основанные на RAM таблицы истинности (LUT);

– БВВ (IOB), осуществляют коммутацию выводов корпуса микросхемы с внутренней конфигурируемой логикой, поддерживают двунаправленную передачу;

– блоки RAM (Block RAM), каждый блок может конфигурироваться как двухпортовое ОЗУ ёмкостью 18 кбит;

– умножители (Multiplier), перемножающие два 18 битных числа;

– цифровой блок управления синхронизацией – DCM (Digital Clock Manager).

Рисунок 2.4.1 – Архитектура Spartan 3

Все эти элементы расположены в кристалле, как показано на рис. 2.4.1. Блоки ввода-вывода расположены вокруг регулярной матрицы конфигурируемых логических блоков. В кристалле XC3S50 имеется один столбец блоков памяти, встроенных в матрицу; в кристаллах от XC3S200 до XC3S2000 – 2, а в кристаллах XC3S4000 и XC3S5000 – 4 столбца. Каждый столбец состоит из нескольких блоков памяти по 18 кбит каждый. Каждый блок памяти ассоциирован с блоком умножения 18×18. Модули управления синхронизацией располагаются рядом с крайними столбцами памяти.

Новое поколение программируемых трассировочных ресурсов осуществляет коммутацию перечисленных выше логических элементов. Программируемые межсоединения имеют иерархическую структуру. Основным элементом этой иерархии является главная трассировочная матрица – ГТМ (General Routing Matrix- GRM). Она представляет собой матрицу переключающих транзисторов. Каждый программируемый элемент связан с ГТМ. Все программируемые элементы, включая ресурсы трассировки, управляются кодами, хранящимися во внутрикристальном статическом ЗУ. Эти коды загружаются во внутренние ячейки ЗУ из внешних элементов памяти после включения питания и могут перезагружаться в процессе работы для изменения функций программируемых элементов.

Основные особенности семейства Spartan-3:

· технологический процесс: 90 нм SRAM КМОП;

· низкая стоимость, высокая производительность логики, ориентированная на применение в устройствах, предназначенных для массового потребителя;

· ёмкость достигает 74 880 логических ячеек;

· системная тактовая частота до 326 МГц;

· 3 раздельных напряжения питания:

o ядра – 1,2 В;

o блоков ввода-вывода – от 1,2 до 3,3 В;

o специальных функций – 2,5 В;

· Технология SelectIO:

o поддержка 17 сигнальных стандартов ввода-вывода;

o 6 дифференциальных стандартов передачи сигналов, включая LVDS;

o передача данных со скоростью 622 Мбит/с по одному выводу входа/выхода;

o до 784 выводов входа/выхода;

o размах сигнала от 1,14 до 3,45 В;

o программируемый импеданс;

o поддержка передачи данных с удвоенной скоростью (DDR);

· Логические ресурсы:

o гибкие логические ячейки с регистрами;

o мультиплексоры для реализации многовходовой функции;

o логика ускоренного переноса;

o встроенные блоки умножения, каждый блок 18Ч18 бит;

o совместимость с JTAG IEEE 1149/1532 стандартами;

· Модули управления синхронизацией (DCM):

o точная подстройка фронтов тактирующих сигналов;

o умножение, деление частоты;

o сдвиг фазы с высоким разрешением;

o защита от электромагнитных помех;

· Полная поддержка в САПР ISE начиная с версии 6.1i.

Таблица 2.4.1 – Состав семейства Spartan 3

Наименование

Логические ячейки

Системные вентили

Матрица КЛБ

Блочная ОЗУ,кбит

Умножители

DCM

Пользовательские блоки ввода-вывода, макс.

XC3S50

1 728

50K

16×12

72

4

2

124

XC3S200

4 320

200K

24×20

216

12

4

173

XC3S400

8 064

400K

32×28

288

16

4

264

XC3S1000

17 280

1M

48×40

432

24

4

391

XC3S1500

29 952

1,5M

64×52

576

32

4

487

XC3S2000

46 080

2M

80×64

720

40

4

565

XC3S4000

62 208

4M

96×72

1728

96

4

712

XC3S5000

74 880

5M

104×80

1872

104

4

784

2.5 Серия Spartan 3E

Серия Spartan 3E является дальнейшим развитием серии Spartan 3. Увеличение отношения логической ёмкости к количеству блоков ввода-вывода позволило существенно снизить себестоимость кристаллов в перерасчете на одну логическую ячейку. Благодаря своей низкой стоимости, ПЛИС FPGA серии Spartan 3E идеально подходят для применения в различных областях, таких как широкополосный доступ, домашние сети, средства визуализации (мониторы/проекторы) и цифровое телевизионное оборудование. Серия Spartan 3E может с успехом заменить и превзойти ASIC (Application-Specific Integrated Circuit – специализированная интегральная микросхема). ПЛИС семейства Spartan 3E позволяют сократить сроки разработки, а также обладают большей гибкостью по сравнению с обычными микросхемами ASIC. Кроме того, вследствие программируемости ПЛИС FPGA у разработчика существует возможность вносить изменения в проект в готовом устройстве, не прибегая к замене комплектующих, что также невозможно осуществить, используя ASIC.

Архитектура серии Spartan 3E аналогична архитектуре Spartan 3 (рис. 2.5.1):

– КЛБ (CLB), содержащие основанные на RAM таблицы истинности (LUT);

– БВВ (IOB), осуществляют коммутацию выводов корпуса микросхемы с внутренней конфигурируемой логикой, поддерживают двунаправленную передачу;

– блоки RAM (Block RAM), каждый блок может конфигурироваться как двухпортовое ОЗУ ёмкостью 18 кбит;

– умножители (Multiplier), перемножающие два 18 битных числа;

– цифровой блок управления синхронизацией – DCM (Digital Clock Manager).

Рисунок 2.5.1 – Архитектура Spartan 3E

Характеристики:

· интерфейсные контакты с технологией SelectIO, работающие при различных значениях напряжения и стандартах:

o до 376 контактов ввода-вывода или 156 дифференциальных сигнальных пар ввода-вывода;

o поддержка однополюсных сигнальных стандартов ввода-вывода LVCMOS, LVTTL, HSTL и SSTL;

o поддержка 3,3-, 2,5-, 1,8-, 1,2-В стандартов ввода-вывода;

o полнофункциональные дифференциальные вводы-выводы LVDS, RSDS, мини-LVDS и HSTL/SSTL;

o передача данных со скоростью до 622 Мбит/с по одной дифференциальной паре ввода-вывода;

o улучшенная поддержка DDR;

o поддержка DDR SDRAM до 333 Мб/с;

· гибкие логические ресурсы:

o до 33192 логических ячеек (4-LUT) с возможностью конфигурирования как регистр сдвига или ОЗУ;

o мультиплексоры, позволяющие реализовать логические функции более четырех переменных, не используя дополнитеоных 4-LUT;

o логика ускоренного переноса;

o расширенные блоки умножителя, каждый блок 18х18 бит, с возможностью конвейеризации;

o порт JTAG IEEE 1149,1/1532 для программирования и отладки;

· до восьми цифровых блоков управления синхронизацией (DCM):

o устранение расфазировки синхроимпульсов

o синтез частот, умножение, деление;

o фазовый сдвиг с высоким разрешением;

o широкий спектр частот (от 5 МГц до 333 МГц);

· восемь глобальных тактовых входов и по восемь дополнительных на каждой половине кристалла ПЛИС;

· конфигурационный интерфейс для подключения стандартных ППЗУ:

o недорогое компактное флэш-ППЗУ с последовательным интерфейсом SPI;

o x8 или x8/x16 NOR флэш-ППЗУ с параллельным интерфейсом;

o недорогое ППЗУ Xilinx Platform Flash, которое программируется “в системе” по JTAG-интерфейсу;

· полная поддержка САПР ISE и WebPACK;

· наличие IP-ядер встраиваемых микропроцессоров MicroBlaze и PicoBlaze;

· поддержка 32/34бит, 33МГц PCI;

Таблица 2.4.1 – Состав семейства Spartan 3E

Микросхема

XC3S100E

XC3S250E

XC3S500E

XC3S1200E

XC3S1600E

Системные вентили, тыс

100

250

500

1 200

1 600

Логические ячейки

2 160

5 508

10 476

19 512

33 192

Блоки умножения 18×18

4

12

20

28

36

Блоки ОЗУ, Кбит

72

216

360

504

648

Распределенная память, Кбит

15

38

73K

136K

231K

Блоки синхронизации (DCMs)

2

4

4

8

8

Дифференциальные пары В/В, max

40

68

92

124

156

2.6 Серия Spartan 3A/Spartan 3AN

Серия Spartan 3A/Spartan 3AN позиционируется для применения в промышленных устройствах и бытовой электронике, например, в интерфейсах дисплейных панелей, платах видеозахвата и тюнерах, видеокоммутаторах и специализированных устройствах обработки изображения. Spartan-3A продолжает бюджетное семейство Spartan-3, впервые представленное три года назад. Всего же за восемь лет существования серии Spartan (в этой «бюджетной» серии приоритет отдан интегрированным интерфейсам ввода/вывода, а не наращиванию количества логических вентилей) было продано 200 млн. экземпляров таких FPGA, а их доля в общем доходе Xilinx достигла 26%.

Как и предшественники, Spartan-3A производится с соблюдением норм 90-нм технологического процесса, содержит до 1,4 млн. логических вентилей и до 502 интерфейсов ввода/вывода. Новинки поддерживают интерфейсы TMDS, DVI и HDMI; PCI, PCI Express, USB, Firewire, CAN и SPI; DDR/DDR2 до 333 Мбит/с. Предусмотрено два режима энергосбережения: ждущий (энергопотребление снижается на 40%, время перехода в рабочий режим – 100 мкс) и спящий (энергопотребление снижается на 99%, время перехода в рабочий режим – 100 мс); режимы синхронного перепрограммирования и отладки с возможностью загрузки в различных конфигурациях; функция защиты от «клонирования» (аппаратного и программного кода) в виде уникального серийного номера DeviceDNA.

У Spartan 3AN имеется энергонезависимая память с мультизагрузчиком, поддерживающим несколько конфигурационных файлов в одном устройстве.

Рисунок 2.6.1 – Архитектура Spartan 3E

Архитектура серии Spartan 3A/ 3AN аналогична архитектуре Spartan 3E (рис. 2.6.1):

– КЛБ (CLB), содержащие основанные на RAM таблицы истинности (LUT);

– БВВ (IOB), осуществляют коммутацию выводов корпуса микросхемы с внутренней конфигурируемой логикой, поддерживают двунаправленную передачу;

– блоки RAM (Block RAM), каждый блок может конфигурироваться как двухпортовое ОЗУ ёмкостью 18 кбит;

– умножители (Multiplier), перемножающие два 18 битных числа;

– цифровой блок управления синхронизацией – DCM (Digital Clock Manager).

2.7 Серия Spartan 3A DSP

Серия Spartan 3A DSP обеспечивают производительность цифрового сигнального процессора более 20 GMAC (млрд. операций умножения/накопления в секунду) при стоимости менее 30 долларов и потребляя, как утверждается, на 50% меньше, чем аналогичные устройства на базе программируемых вентильных матриц.

Первая платформа серии Spartan-DSP, Spartan-3A DSP, состоит из моделей 3SD3400A (30 GMAC, пропускная способность шины памяти – 2200 Гбит/с) и 3SD1800A (20 GMAC, пропускная способность шины памяти – 1500 Гбит/с). В основе архитектуры Spartan-3A DSP лежит секция XtremeDSP (DSP48A), позволяющая реализовать множество различных арифметических функций (рис. 2.7.1). Помимо XtremeDSP DSP48A, в Spartan-3A DSP имеется до 53712 логических ячеек, 2268 Кбит оптимизированной под быстродействие BRAM (блоковой оперативной памяти) и 373 Кбит распределенной RAM.

Новые FPGA семейства Spartan-3A с DSP-модулями позиционируются для интеграции в устройства, поддерживающие WiMax и DOCSIS, а также в решения для обработки видео.

Рисунок 2.7.1 – Архитектура Spartan 3A DSP

Серия Spartan 6

FPGA Spartan-6 — ПЛИС компании Xilinx изготовленные по технологии 45 нм. Переход на этот технологический процесс позволил добиться оптимального баланса стоимости, энергопотребления и производительности. В отличие от Virtex ПЛИС семейства Spartan предназначены для применения в экономичных приложениях (бытовая электроника, проводная и беспроводная связь, а также военное приборостроение).

Основные особенности серии Spartan®-6:

· Два подсемейства, включающие 13 кристаллов:

o LX: оптимизировано для выполнения логических функций

o LXT: оптимизировано под высокоскоростные последовательные интерфейсы

· Технология производства: 45 нм к-МОП

· Напряжение питания ядра: 1,2 В или 1,0 В (только LX, с классом быстродействия 1L)

· Низкое энергопотребление в статике и динамике:

o 60% снижение статического потребления (по сравнению с Spartan®-3A)

o 50% снижение динамического потребления (по сравнению с Spartan®-3A)

· Поддержка большого количества стандартов ввода-вывода:

o Прием/передача данных со скоростью 1050 Мбит/с по каждой дифференциальной паре контактов

o Поддержка 1,2 В-3,3 В стандартов ввода-вывода

o Программируемый ток выходных каскадов до 24 мА

o Поддержка функции «Горячей» замены

· Новая логическая ячейка с 6-ти входовым LUT и двумя триггерами

· Большое количество аппаратных ядер:

o GTP – 3,125 Гбит/с приёмо-передатчики (только LXT)

o Модуль 1-lane PCI Express v 1.1 (только LXT)

o DSP48A1 – блок цифровой обработки сигналов, состоящий из 18×18 умножителя, 48-бит аккумулятора, предсумматора и регистров для конвейеризации

o Контроллер памяти DDR, DDR2, DDR3, обеспечивающий полосу пропускания до 12,8 Гбит/с

o Block RAM – блок памяти емкостью 18 кбит, который можно сконфигурировать как два блока по 9 кбит

o CMT – блок управления и синтеза сигналов синхронизации

· Защита проекта от копирования:

o Уникальный идентификационный номер кристалла – DNA

o Шифрование конфигурационной последовательности по алгоритму AES

Рисунок 2.8.1 – Архитектура Spartan 6

Особенности архитектуры (рис. 2.8.1):

Аппаратные блоки умножения

Блоки DSP-48, которые появились в Spartan-3A DSP практически не претерпели изменений, но существенно увеличилась их максимальная тактовая частота. Они по-прежнему содержат два аппаратных умножителя 18х18бит и 48-битный аккумулятор. На их архитектуру хорошо ложатся КИХ фильтры.

Контроллер памяти (Memory Controller Block)

Очень полезное нововведение, теперь ПЛИСы Spartan-6 содержат аппартные контроллеры, позволяющие подключать внешнюю память DDR, DDR-2, DDR-3, LPDDR (Low power DDR). Так что реализовать SDRAM контроллер можно, теперь с помощью MIG Generator за несколько шагов.

PCI Express Core

Все ПЛИС Spartan-6 LXT содержат 1 аппаратное ядро PCI Express v.1.1, которое позволяет организовать интерконнект не только с компьютером, но и между двумя ПЛИС. В серии LX такого нет.

Гигабитные приемопередатчики. (Gigabit Transceiver)

Одна из сильных сторон ПЛИС – возможность организации скоростного обмена данными, для этого и предназначены данные трансиверы. Серия Spartan-6 LXT содержит от 2 до 8 таких приемопередатчиков. Каждый из которых позволяет организовать передачу данных по последовательному дифференциальному интерфейсу со скоростью до 3.125Гбит/с.

Блоки ввода-вывода.

В Spartan-6 появились сериалазеры/десериалайзеры (IOSERDES) с распаралелливанием до 4:1, каскадируется до 8:1.

ВЫВОДЫ

ПЛИС семейства Spartan предназначены для применения в экономичных приложениях (бытовая электроника, проводная и беспроводная связь). В процессе развития семейства Spartan его характеристики непрерывно улучшались и расширялись возможности:

– увеличивалось количество логических вентилей;

– увеличивалось количество КЛБ;

– появилась встроенная RAM (стр. 11), объем которой возрастал от серии к серии;

– появились встроенные модули автоподстройки задержек DLL (стр.11);

– появились встроенные умножители (стр.15) и DSP процессоры (стр. 21);

– с каждой новой серией увеличивалось количество поддерживаемых интерфейсов.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ-Петербург, 2004.

2. Кнышев Д.А., Зотов В.Ю., Кузелин М.О. Современные семейства ПЛИС фирмы

3. Xilinx. Справочное пособие. – М.: Горячая линия – Телеком, 2004.

4. Материалы сайта plis.ru (URL: http://www.plis.ru),

5. Материалы сайта fpga.su (URL: http://fpga.su/),

6. Материалы сайта ixbt.com (URL: http://www.ixbt.com),

4.71
manunulka
Обожаю точные науки. Работаю аналитиком финансовых рынков. Окончила Финансоввй университет при Правительстве РФ.. Если более конкретно о своих качествах: исполнительна, ответственна, пунктуальна. Всегда работу делаю по уму и в срок!